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近年以來(lái)，生成式人工智能（AIGC）的爆發(fā)，以及智能手機(jī)、自動(dòng)駕駛、物聯(lián)網(wǎng)等“萬(wàn)物智能”的快速發(fā)展極大地推動(dòng)用戶追求更高性能的芯片，然而隨著摩爾定律接近物理極限，SoC的器件微縮也明顯放慢了腳步，而更先進(jìn)、更復(fù)雜的工藝節(jié)點(diǎn)成本卻持續(xù)穩(wěn)步上升，越來(lái)越難以負(fù)荷。為此，通過(guò)先進(jìn)封裝技術(shù)提升芯片整體性能已成為半導(dǎo)體行業(yè)技術(shù)發(fā)展的重要方向，系統(tǒng)級(jí)封裝、2.5D/3D IC、Chiplet等先進(jìn)封裝技術(shù)成為近年來(lái)備受矚目的領(lǐng)域。
在這種趨勢(shì)下，傳統(tǒng)的芯片設(shè)計(jì)流程顯然已經(jīng)無(wú)法勝任，行業(yè)需要全新的EDA工具解決方案。在近日舉辦的ICCAD 2023“先進(jìn)封裝與測(cè)試（二）”分論壇上，上海合見(jiàn)工業(yè)軟件集團(tuán)有限公司（以下簡(jiǎn)稱合見(jiàn)工軟）技術(shù)支持總監(jiān)李方分享了題為《系統(tǒng)級(jí)封裝協(xié)同設(shè)計(jì)和互連技術(shù)》的演講，闡述了合見(jiàn)工軟在先進(jìn)封裝領(lǐng)域的布局。
先進(jìn)封裝設(shè)計(jì)的挑戰(zhàn)
Yole數(shù)據(jù)顯示，先進(jìn)封裝市場(chǎng)今年第三季度迎來(lái)23.8%的強(qiáng)勁增長(zhǎng)，預(yù)計(jì)全年市場(chǎng)保持平穩(wěn)增長(zhǎng)，并在未來(lái)五年實(shí)現(xiàn)8.7%的年復(fù)合增長(zhǎng)速度，從2022年的439億美元增長(zhǎng)至2028年的724億美元。
先進(jìn)封裝帶來(lái)的收益顯而易見(jiàn)。李方指出，這些利好包括：
- 第一，支持普通MCM架構(gòu)，可選擇不同的工藝節(jié)點(diǎn)，尤其對(duì)部分企業(yè)而言，在一定程度上降低了先進(jìn)工藝管制的影響。
- 第二，IP/Chiplet設(shè)計(jì)可復(fù)用，有效提升了可靠性，縮短開(kāi)發(fā)周期，同時(shí)可緩解先進(jìn)工藝產(chǎn)能不足導(dǎo)致產(chǎn)品上市時(shí)間延后的問(wèn)題。
- 第三，合理降低先進(jìn)工藝芯片的尺寸，采用低成本成熟制程，提升了可靠性和良率，有效降低制造成本。
- 第四，設(shè)計(jì)組合靈活多樣，可滿足不同的市場(chǎng)需求。
與此同時(shí)，先進(jìn)封裝所面臨的挑戰(zhàn)也是巨大的，包括Die to Die之間的互連關(guān)系復(fù)雜；MCM架構(gòu)設(shè)計(jì)之間的縱向連接正確性無(wú)法保證；供電系統(tǒng)設(shè)計(jì)難度很高；D2D之間的高速接口定義受限，如果采用并列接口，走線資源要求高，傳輸距離短，而如果采用串行接口，同功耗下總帶寬容易侵占IO區(qū)域，雖然UCIe等國(guó)內(nèi)外標(biāo)準(zhǔn)開(kāi)始定義互連芯粒之間接口標(biāo)準(zhǔn)，但尚不完善。除此之外，在互連模塊的面積、延時(shí)和功耗，信號(hào)完整性、寄生參數(shù)抽取，以及散熱、應(yīng)力問(wèn)題等方面也存在不小的挑戰(zhàn)。
以一款A(yù)I芯片的架構(gòu)為例，它通常包含ASIC芯片，多顆HBM，部分信號(hào)通過(guò)Interposer中介層進(jìn)行橫向互連，部分信號(hào)縱向連通到Package（封裝），設(shè)計(jì)流程中所涉及的設(shè)計(jì)需要使用不同類型、不同供應(yīng)商的EDA工具。例如ASIC設(shè)計(jì)采用IC后端的設(shè)計(jì)工具；HBM可能通過(guò)IP設(shè)計(jì)或其他設(shè)計(jì)格式；Interposer層則選擇IC后端設(shè)計(jì)或封裝設(shè)計(jì)工具；Package通常采用封裝設(shè)計(jì)工具等等。
因而2.5D/3D先進(jìn)封裝時(shí)代，在設(shè)計(jì)時(shí)需要考慮從芯片到硅基板，從硅基板到封裝基板、從封裝基板到PCB的所有互連，如此多的層次節(jié)點(diǎn)互連存在很多設(shè)計(jì)難點(diǎn)，除了散熱、信號(hào)完整性和電源完整性等基本挑戰(zhàn)外，對(duì)EDA工具也帶來(lái)了更為“碎片化”的挑戰(zhàn)，需要一款系統(tǒng)級(jí)協(xié)同設(shè)計(jì)工具，來(lái)對(duì)所有涉及到的相關(guān)設(shè)計(jì)進(jìn)行全面分析，并確保設(shè)計(jì)與設(shè)計(jì)之間相關(guān)互連等信息的正確性。
系統(tǒng)級(jí)協(xié)同設(shè)計(jì)EDA工具的挑戰(zhàn)
不難看出，隨著異構(gòu)集成時(shí)代的到來(lái)，協(xié)同設(shè)計(jì)與集成開(kāi)發(fā)被寄以重望，成為先進(jìn)封裝設(shè)計(jì)的主流趨勢(shì)，而傳統(tǒng)的系統(tǒng)級(jí)協(xié)同設(shè)計(jì)工具已然不適用于當(dāng)下的需求，并面臨著諸多局限性。
李方總結(jié)指出，首先，在傳統(tǒng)系統(tǒng)級(jí)設(shè)計(jì)互連Sign-Off（簽核）之前，為確保物理連接的正確性，通常采用工具從不同的設(shè)計(jì)文件中提取網(wǎng)絡(luò)名（Net Name）信息，然后對(duì)設(shè)計(jì)之間的Net Name進(jìn)行基于命名的查找比對(duì)，帶來(lái)不小的隱患。
傳統(tǒng)的先進(jìn)封裝設(shè)計(jì)基本用Excel來(lái)實(shí)現(xiàn)，雖然ASIC、HBM、Interposer等設(shè)計(jì)信息都能從表中導(dǎo)出來(lái)，但是有的表上只有Net Name，有的表上只有坐標(biāo)信息，且表與表之間沒(méi)有邏輯關(guān)系，無(wú)法得出準(zhǔn)確有效的檢查結(jié)果。先進(jìn)封裝一定要解決所有層級(jí)設(shè)計(jì)之間的互連的正確性驗(yàn)證，而傳統(tǒng)方法只能解決管腳命名一致性檢查這一問(wèn)題，且存在一定的局限性，包括其他的必要檢查無(wú)法快速準(zhǔn)確實(shí)現(xiàn)或只能部分實(shí)現(xiàn)，無(wú)法直觀快速定位出錯(cuò)信息的位置；多維度系統(tǒng)級(jí)垂直方向的互連正確性檢查只能部分實(shí)現(xiàn)且普遍耗時(shí)較長(zhǎng)，通常傳統(tǒng)方式只能實(shí)現(xiàn)兩個(gè)層級(jí)之間的檢查；所有信號(hào)全鏈路通斷檢查只能部分實(shí)現(xiàn)，需要兩天甚至更長(zhǎng)時(shí)間，還只能檢查一些比較關(guān)鍵的信號(hào)；無(wú)法覆蓋到所有的外延信號(hào)，所有管腳缺失互連檢查只能部分實(shí)現(xiàn)且耗時(shí)較長(zhǎng)，通常需要兩天以上甚至不能完成。
其次，跨多個(gè)設(shè)計(jì)領(lǐng)域，缺乏統(tǒng)一直觀的設(shè)計(jì)頁(yè)面，無(wú)法將不同格式、不同單位精度的設(shè)計(jì)數(shù)據(jù)放在同一個(gè)界面進(jìn)行比對(duì)和查看，導(dǎo)致設(shè)計(jì)數(shù)據(jù)的導(dǎo)入不完整，并且很難將不同的設(shè)計(jì)數(shù)據(jù)進(jìn)行高效的整理和操作。
此外，隨著設(shè)計(jì)堆疊形式多樣化，對(duì)支持2.5D/3D設(shè)計(jì)的功能需求增加，芯片數(shù)目不斷增多，導(dǎo)致設(shè)計(jì)集成度越來(lái)越高，隨著設(shè)計(jì)規(guī)模越來(lái)越大，所需要檢查的信息越來(lái)越多，所要檢查的項(xiàng)目也越來(lái)越詳細(xì)，構(gòu)建準(zhǔn)確的邏輯連接關(guān)系困難，很難進(jìn)行系統(tǒng)級(jí)檢查。普通設(shè)計(jì)工具無(wú)法保證整個(gè)鏈路的節(jié)點(diǎn)互連是正確的，從而使得傳統(tǒng)檢查方式效率非常低下，而且容易出錯(cuò)。
另外，還有一些在先進(jìn)封裝設(shè)計(jì)環(huán)節(jié)中，單純依靠傳統(tǒng)方法沒(méi)辦法解決的問(wèn)題，比如所有設(shè)計(jì)同時(shí)顯示在一個(gè)界面快速建立設(shè)計(jì)互連邏輯；如何建立設(shè)計(jì)與設(shè)計(jì)之間的邏輯連接；生產(chǎn)數(shù)據(jù)與設(shè)計(jì)數(shù)據(jù)比對(duì)檢查；封裝設(shè)計(jì)中die的數(shù)據(jù)與ASIC的GDS數(shù)據(jù)的比對(duì)；一對(duì)多Pin基于面積的互連Net Mapping；Power&Ground的電源拓?fù)洌绾螌?shí)現(xiàn)系統(tǒng)級(jí)電源的拓?fù)錂z查以及Power&Ground網(wǎng)絡(luò)管腳數(shù)量及信號(hào)數(shù)量配比等等。
因此，隨著先進(jìn)封裝的迅速發(fā)展，傳統(tǒng)設(shè)計(jì)方法已無(wú)法滿足產(chǎn)業(yè)發(fā)展的需要，繼續(xù)使用傳統(tǒng)設(shè)計(jì)工具難以控制設(shè)計(jì)錯(cuò)誤和設(shè)計(jì)風(fēng)險(xiǎn)，需要更高效、直觀、簡(jiǎn)潔的系統(tǒng)級(jí)協(xié)同設(shè)計(jì)工具來(lái)解決這些挑戰(zhàn)。
全面革新的UVI破解先進(jìn)封裝挑戰(zhàn)
面對(duì)日益增長(zhǎng)的市場(chǎng)需求，為高效解決2.5D、3D、SiP等各種先進(jìn)封裝系統(tǒng)級(jí)協(xié)同設(shè)計(jì)環(huán)境，作為高性能工業(yè)軟件及解決方案提供商，合見(jiàn)工軟發(fā)布了先進(jìn)封裝系統(tǒng)級(jí)設(shè)計(jì)協(xié)同Sign-off工具UniVista Integrator（簡(jiǎn)稱“UVI”）。它能夠支持在同一個(gè)設(shè)計(jì)環(huán)境中導(dǎo)入各種格式的IC、Interposer、Package、PCB數(shù)據(jù)，同時(shí)支持設(shè)計(jì)數(shù)據(jù)的協(xié)同設(shè)計(jì)。基于物理、圖形、數(shù)據(jù)等信息，UVI能夠根據(jù)不同應(yīng)用設(shè)計(jì)，自動(dòng)產(chǎn)生系統(tǒng)級(jí)互連關(guān)系網(wǎng)表，互連錯(cuò)誤信息，網(wǎng)絡(luò)斷開(kāi)類型，互連疊層信息等關(guān)鍵報(bào)告。合見(jiàn)工軟的UVI產(chǎn)品可以幫助各領(lǐng)域的工程師能簡(jiǎn)單高效的修改優(yōu)化設(shè)計(jì)，大大提高產(chǎn)品設(shè)計(jì)的一次成功率。
李方介紹，UVI的核心競(jìng)爭(zhēng)力在于：
- 同一個(gè)設(shè)計(jì)界面集成多種相關(guān)設(shè)計(jì)數(shù)據(jù)，不同設(shè)計(jì)階段的工程師能有效、直觀地交流；
- 高效達(dá)成系統(tǒng)設(shè)計(jì)優(yōu)化IO、Bump、Ball Map設(shè)計(jì)與優(yōu)化；
- 檢查設(shè)計(jì)之間的容錯(cuò)性、互連管腳之間的形狀尺寸一致性；
- 系統(tǒng)級(jí)Net的短路及開(kāi)路檢查；
- 支持智能系統(tǒng)級(jí)設(shè)計(jì)互連即垂直方向的檢查（系統(tǒng)級(jí)LVS）。
相比傳統(tǒng)設(shè)計(jì)方案，UVI能高效靈活地幫助設(shè)計(jì)工程師簡(jiǎn)化設(shè)計(jì)流程、提升工作效率、提高設(shè)計(jì)質(zhì)量、精準(zhǔn)定位設(shè)計(jì)錯(cuò)誤，并覆蓋所有節(jié)點(diǎn)和網(wǎng)絡(luò)的檢查。使用UVI導(dǎo)入PCB、PKG、Interposer、IC等設(shè)計(jì)數(shù)據(jù)，可以在一個(gè)窗口就準(zhǔn)確、直觀地看到所有相關(guān)的設(shè)計(jì)數(shù)據(jù)，選擇有匹配關(guān)系的Symbol進(jìn)行匹配及物理位置、物理層的對(duì)齊，就完成了整個(gè)設(shè)計(jì)的關(guān)聯(lián)。
UVI支持基于系統(tǒng)級(jí)的Ball Mapping設(shè)計(jì)及優(yōu)化，可對(duì)Net靈活管理和靈活應(yīng)用，對(duì)IP Bump靈活調(diào)整，以及對(duì)不規(guī)則Pin陣列快速檢查，輕松實(shí)現(xiàn)對(duì)BallMap的網(wǎng)絡(luò)名編輯，批量操作，批量處理；對(duì)Map陣列的自定義編輯，例如對(duì)自研IP Mapping的設(shè)計(jì)評(píng)估與規(guī)劃，刪減、增加、移動(dòng)；對(duì)不規(guī)則Ball陣列的快速檢查；Contact Device相互Sync net等等。
值得一提的是，UVI采用了業(yè)界特有的系統(tǒng)級(jí)網(wǎng)絡(luò)連接檢查技術(shù)，大幅提高了大規(guī)模2.5D/3D、先進(jìn)封裝的設(shè)計(jì)效率，并能完成人工難以實(shí)現(xiàn)的多層、多形式的復(fù)雜堆疊設(shè)計(jì)，可一鍵生成系統(tǒng)級(jí)網(wǎng)表，支持系統(tǒng)設(shè)計(jì)中任意兩個(gè)Symbol之間通過(guò)指定Device建立通路，產(chǎn)生Net Mapping的關(guān)系。
在縱向的System Level LVS檢查設(shè)置方面，UVI支持檢查報(bào)告設(shè)置，具備高效嚴(yán)謹(jǐn)?shù)南到y(tǒng)級(jí)檢查應(yīng)用，而且有多達(dá)9項(xiàng)檢查項(xiàng)目，涉及Net mapping、Unmapping Pin、Interface Pin、Geometry Difference、Tolerance Distance、Contact Layer、Golden Validate等，每一項(xiàng)都是系統(tǒng)級(jí)互連檢查中不可或缺的環(huán)節(jié)，可將設(shè)計(jì)間互連檢查時(shí)間由數(shù)天縮短至數(shù)小時(shí)，并且直觀高效定位設(shè)計(jì)問(wèn)題位置。
最后，李方總結(jié)，UVI軟件工具支持主流Windows和Linux平臺(tái)，設(shè)計(jì)操作靈活簡(jiǎn)單，具有高效全面的Sign-Off必備協(xié)同檢查功能，并具備豐富的擴(kuò)展應(yīng)用，且性能優(yōu)越：在Mapping計(jì)算性能方面，100萬(wàn)Pin的Mapping計(jì)算Position模式僅需8秒，Area模式僅需10秒；在顯示性能方面，100萬(wàn)Pin設(shè)計(jì)全開(kāi)，縮放，移動(dòng)不卡頓，電腦核顯支持，以及全圓顯示卡頓，提升至使用電腦核顯不卡頓。
關(guān)于合見(jiàn)工軟
上海合見(jiàn)工業(yè)軟件集團(tuán)有限公司（簡(jiǎn)稱“合見(jiàn)工軟”）作為自主創(chuàng)新的高性能工業(yè)軟件及解決方案提供商，以EDA（電子設(shè)計(jì)自動(dòng)化，Electronic Design Automation）領(lǐng)域?yàn)槭紫韧黄品较?，致力于幫助半?dǎo)體芯片企業(yè)解決在創(chuàng)新與發(fā)展過(guò)程中所面臨的嚴(yán)峻挑戰(zhàn)和關(guān)鍵問(wèn)題，并成為他們值得信賴的合作伙伴。
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