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近年以來，生成式人工智能（AIGC）的爆發(fā)，以及智能手機、自動駕駛、物聯(lián)網(wǎng)等“萬物智能”的快速發(fā)展極大地推動用戶追求更高性能的芯片，然而隨著摩爾定律接近物理極限，SoC的器件微縮也明顯放慢了腳步，而更先進、更復雜的工藝節(jié)點成本卻持續(xù)穩(wěn)步上升，越來越難以負荷。為此，通過先進封裝技術(shù)提升芯片整體性能已成為半導體行業(yè)技術(shù)發(fā)展的重要方向，系統(tǒng)級封裝、2.5D/3D IC、Chiplet等先進封裝技術(shù)成為近年來備受矚目的領(lǐng)域。
在這種趨勢下，傳統(tǒng)的芯片設(shè)計流程顯然已經(jīng)無法勝任，行業(yè)需要全新的EDA工具解決方案。在近日舉辦的ICCAD 2023“先進封裝與測試（二）”分論壇上，上海合見工業(yè)軟件集團有限公司（以下簡稱合見工軟）產(chǎn)品部門相關(guān)負責人分享了題為《系統(tǒng)級封裝協(xié)同設(shè)計和互連技術(shù)》的演講，闡述了合見工軟在先進封裝領(lǐng)域的布局。
先進封裝設(shè)計的挑戰(zhàn)
Yole數(shù)據(jù)顯示，先進封裝市場今年第三季度迎來23.8%的強勁增長，預計全年市場保持平穩(wěn)增長，并在未來五年實現(xiàn)8.7%的年復合增長速度，從2022年的439億美元增長至2028年的724億美元。
先進封裝帶來的收益顯而易見。這些利好包括：
- 第一，支持普通MCM架構(gòu)，可選擇不同的工藝節(jié)點，尤其對部分企業(yè)而言，在一定程度上降低了先進工藝管制的影響。
- 第二，IP/Chiplet設(shè)計可復用，有效提升了可靠性，縮短開發(fā)周期，同時可緩解先進工藝產(chǎn)能不足導致產(chǎn)品上市時間延后的問題。
- 第三，合理降低先進工藝芯片的尺寸，采用低成本成熟制程，提升了可靠性和良率，有效降低制造成本。
- 第四，設(shè)計組合靈活多樣，可滿足不同的市場需求。
與此同時，先進封裝所面臨的挑戰(zhàn)也是巨大的，包括Die to Die之間的互連關(guān)系復雜；MCM架構(gòu)設(shè)計之間的縱向連接正確性無法保證；供電系統(tǒng)設(shè)計難度很高；D2D之間的高速接口定義受限，如果采用并列接口，走線資源要求高，傳輸距離短，而如果采用串行接口，同功耗下總帶寬容易侵占IO區(qū)域，雖然UCIe等國內(nèi)外標準開始定義互連芯粒之間接口標準，但尚不完善。除此之外，在互連模塊的面積、延時和功耗，信號完整性、寄生參數(shù)抽取，以及散熱、應(yīng)力問題等方面也存在不小的挑戰(zhàn)。
以一款AI芯片的架構(gòu)為例，它通常包含ASIC芯片，多顆HBM，部分信號通過Interposer中介層進行橫向互連，部分信號縱向連通到Package（封裝），設(shè)計流程中所涉及的設(shè)計需要使用不同類型、不同供應(yīng)商的EDA工具。例如ASIC設(shè)計采用IC后端的設(shè)計工具；HBM可能通過IP設(shè)計或其他設(shè)計格式；Interposer層則選擇IC后端設(shè)計或封裝設(shè)計工具；Package通常采用封裝設(shè)計工具等等。
因而2.5D/3D先進封裝時代，在設(shè)計時需要考慮從芯片到硅基板，從硅基板到封裝基板、從封裝基板到PCB的所有互連，如此多的層次節(jié)點互連存在很多設(shè)計難點，除了散熱、信號完整性和電源完整性等基本挑戰(zhàn)外，對EDA工具也帶來了更為“碎片化”的挑戰(zhàn)，需要一款系統(tǒng)級協(xié)同設(shè)計工具，來對所有涉及到的相關(guān)設(shè)計進行全面分析，并確保設(shè)計與設(shè)計之間相關(guān)互連等信息的正確性。
系統(tǒng)級協(xié)同設(shè)計EDA工具的挑戰(zhàn)
不難看出，隨著異構(gòu)集成時代的到來，協(xié)同設(shè)計與集成開發(fā)被寄以重望，成為先進封裝設(shè)計的主流趨勢，而傳統(tǒng)的系統(tǒng)級協(xié)同設(shè)計工具已然不適用于當下的需求，并面臨著諸多局限性。
首先，在傳統(tǒng)系統(tǒng)級設(shè)計互連Sign-Off（簽核）之前，為確保物理連接的正確性，通常采用工具從不同的設(shè)計文件中提取網(wǎng)絡(luò)名（Net Name）信息，然后對設(shè)計之間的Net Name進行基于命名的查找比對，帶來不小的隱患。
傳統(tǒng)的先進封裝設(shè)計基本用Excel來實現(xiàn)，雖然ASIC、HBM、Interposer等設(shè)計信息都能從表中導出來，但是有的表上只有Net Name，有的表上只有坐標信息，且表與表之間沒有邏輯關(guān)系，無法得出準確有效的檢查結(jié)果。先進封裝一定要解決所有層級設(shè)計之間的互連的正確性驗證，而傳統(tǒng)方法只能解決管腳命名一致性檢查這一問題，且存在一定的局限性，包括其他的必要檢查無法快速準確實現(xiàn)或只能部分實現(xiàn)，無法直觀快速定位出錯信息的位置；多維度系統(tǒng)級垂直方向的互連正確性檢查只能部分實現(xiàn)且普遍耗時較長，通常傳統(tǒng)方式只能實現(xiàn)兩個層級之間的檢查；所有信號全鏈路通斷檢查只能部分實現(xiàn)，需要兩天甚至更長時間，還只能檢查一些比較關(guān)鍵的信號；無法覆蓋到所有的外延信號，所有管腳缺失互連檢查只能部分實現(xiàn)且耗時較長，通常需要兩天以上甚至不能完成。
其次，跨多個設(shè)計領(lǐng)域，缺乏統(tǒng)一直觀的設(shè)計頁面，無法將不同格式、不同單位精度的設(shè)計數(shù)據(jù)放在同一個界面進行比對和查看，導致設(shè)計數(shù)據(jù)的導入不完整，并且很難將不同的設(shè)計數(shù)據(jù)進行高效的整理和操作。
此外，隨著設(shè)計堆疊形式多樣化，對支持2.5D/3D設(shè)計的功能需求增加，芯片數(shù)目不斷增多，導致設(shè)計集成度越來越高，隨著設(shè)計規(guī)模越來越大，所需要檢查的信息越來越多，所要檢查的項目也越來越詳細，構(gòu)建準確的邏輯連接關(guān)系困難，很難進行系統(tǒng)級檢查。普通設(shè)計工具無法保證整個鏈路的節(jié)點互連是正確的，從而使得傳統(tǒng)檢查方式效率非常低下，而且容易出錯。
另外，還有一些在先進封裝設(shè)計環(huán)節(jié)中，單純依靠傳統(tǒng)方法沒辦法解決的問題，比如所有設(shè)計同時顯示在一個界面快速建立設(shè)計互連邏輯；如何建立設(shè)計與設(shè)計之間的邏輯連接；生產(chǎn)數(shù)據(jù)與設(shè)計數(shù)據(jù)比對檢查；封裝設(shè)計中die的數(shù)據(jù)與ASIC的GDS數(shù)據(jù)的比對；一對多Pin基于面積的互連Net Mapping；Power&Ground的電源拓撲，如何實現(xiàn)系統(tǒng)級電源的拓撲檢查以及Power&Ground網(wǎng)絡(luò)管腳數(shù)量及信號數(shù)量配比等等。
因此，隨著先進封裝的迅速發(fā)展，傳統(tǒng)設(shè)計方法已無法滿足產(chǎn)業(yè)發(fā)展的需要，繼續(xù)使用傳統(tǒng)設(shè)計工具難以控制設(shè)計錯誤和設(shè)計風險，需要更高效、直觀、簡潔的系統(tǒng)級協(xié)同設(shè)計工具來解決這些挑戰(zhàn)。
全面革新的UVI破解先進封裝挑戰(zhàn)
面對日益增長的市場需求，為高效解決2.5D、3D、SiP等各種先進封裝系統(tǒng)級協(xié)同設(shè)計環(huán)境，作為高性能工業(yè)軟件及解決方案提供商，合見工軟發(fā)布了先進封裝系統(tǒng)級設(shè)計協(xié)同Sign-off工具UniVista Integrator（簡稱“UVI”）。它能夠支持在同一個設(shè)計環(huán)境中導入各種格式的IC、Interposer、Package、PCB數(shù)據(jù)，同時支持設(shè)計數(shù)據(jù)的協(xié)同設(shè)計。基于物理、圖形、數(shù)據(jù)等信息，UVI能夠根據(jù)不同應(yīng)用設(shè)計，自動產(chǎn)生系統(tǒng)級互連關(guān)系網(wǎng)表，互連錯誤信息，網(wǎng)絡(luò)斷開類型，互連疊層信息等關(guān)鍵報告。合見工軟的UVI產(chǎn)品可以幫助各領(lǐng)域的工程師能簡單高效的修改優(yōu)化設(shè)計，大大提高產(chǎn)品設(shè)計的一次成功率。
UVI的核心競爭力在于：
- 同一個設(shè)計界面集成多種相關(guān)設(shè)計數(shù)據(jù)，不同設(shè)計階段的工程師能有效、直觀地交流；
- 高效達成系統(tǒng)設(shè)計優(yōu)化IO、Bump、Ball Map設(shè)計與優(yōu)化；
- 檢查設(shè)計之間的容錯性、互連管腳之間的形狀尺寸一致性；
- 系統(tǒng)級Net的短路及開路檢查；
- 支持智能系統(tǒng)級設(shè)計互連即垂直方向的檢查（系統(tǒng)級LVS）。
相比傳統(tǒng)設(shè)計方案，UVI能高效靈活地幫助設(shè)計工程師簡化設(shè)計流程、提升工作效率、提高設(shè)計質(zhì)量、精準定位設(shè)計錯誤，并覆蓋所有節(jié)點和網(wǎng)絡(luò)的檢查。使用UVI導入PCB、PKG、Interposer、IC等設(shè)計數(shù)據(jù)，可以在一個窗口就準確、直觀地看到所有相關(guān)的設(shè)計數(shù)據(jù)，選擇有匹配關(guān)系的Symbol進行匹配及物理位置、物理層的對齊，就完成了整個設(shè)計的關(guān)聯(lián)。
UVI支持基于系統(tǒng)級的Ball Mapping設(shè)計及優(yōu)化，可對Net靈活管理和靈活應(yīng)用，對IP Bump靈活調(diào)整，以及對不規(guī)則Pin陣列快速檢查，輕松實現(xiàn)對BallMap的網(wǎng)絡(luò)名編輯，批量操作，批量處理；對Map陣列的自定義編輯，例如對自研IP Mapping的設(shè)計評估與規(guī)劃，刪減、增加、移動；對不規(guī)則Ball陣列的快速檢查；Contact Device相互Sync net等等。
值得一提的是，UVI采用了業(yè)界特有的系統(tǒng)級網(wǎng)絡(luò)連接檢查技術(shù)，大幅提高了大規(guī)模2.5D/3D、先進封裝的設(shè)計效率，并能完成人工難以實現(xiàn)的多層、多形式的復雜堆疊設(shè)計，可一鍵生成系統(tǒng)級網(wǎng)表，支持系統(tǒng)設(shè)計中任意兩個Symbol之間通過指定Device建立通路，產(chǎn)生Net Mapping的關(guān)系。
在縱向的System Level LVS檢查設(shè)置方面，UVI支持檢查報告設(shè)置，具備高效嚴謹?shù)南到y(tǒng)級檢查應(yīng)用，而且有多達9項檢查項目，涉及Net mapping、Unmapping Pin、Interface Pin、Geometry Difference、Tolerance Distance、Contact Layer、Golden Validate等，每一項都是系統(tǒng)級互連檢查中不可或缺的環(huán)節(jié)，可將設(shè)計間互連檢查時間由數(shù)天縮短至數(shù)小時，并且直觀高效定位設(shè)計問題位置。
UVI軟件工具支持主流Windows和Linux平臺，設(shè)計操作靈活簡單，具有高效全面的Sign-Off必備協(xié)同檢查功能，并具備豐富的擴展應(yīng)用，且性能優(yōu)越：在Mapping計算性能方面，100萬Pin的Mapping計算Position模式僅需8秒，Area模式僅需10秒；在顯示性能方面，100萬Pin設(shè)計全開，縮放，移動不卡頓，電腦核顯支持，以及全圓顯示卡頓，提升至使用電腦核顯不卡頓。
關(guān)于合見工軟
上海合見工業(yè)軟件集團有限公司（簡稱“合見工軟”）作為自主創(chuàng)新的高性能工業(yè)軟件及解決方案提供商，以EDA（電子設(shè)計自動化，Electronic Design Automation）領(lǐng)域為首先突破方向，致力于幫助半導體芯片企業(yè)解決在創(chuàng)新與發(fā)展過程中所面臨的嚴峻挑戰(zhàn)和關(guān)鍵問題，并成為他們值得信賴的合作伙伴。
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