UniVista DDR5 IP包括DDR5內存控制器、物理層接口（PHY）和驗證平臺，采用先進的設計架構和優(yōu)化技術，經(jīng)過嚴苛的實際應用場景驗證和深度評估，可幫助芯片設計人員實現(xiàn)高達8800 Mbps的數(shù)據(jù)傳輸速率，支持單個最高64 Gb容量的內存顆粒，256 GB容量的DIMM并集成ECC功能，解決企業(yè)級服務器、云計算、大數(shù)據(jù)等應用領域對高可靠性、高密度和低延遲內存方案的場景需求問題，可廣泛應用于數(shù)據(jù)中心/服務器、高端消費電子SoC 等多類芯片設計中，已實現(xiàn)在云服務、消費電子、服務器/工作站等領域的國內頭部IC企業(yè)中的成功部署應用。
產(chǎn)品特性
- 接口與兼容性：支持DDR4（最高3200 Mbps）和DDR5（最高8800 Mbps）；兼容DFI 5.0和5.1標準；支持16個AXI端口
- 內存配置：支持1/2/4 Rank，x4/x8/x16；DDR4單通道（16/32+8/64+8 Bit）；DDR5單/雙通道（40/80 Bit），雙通道獨立
- 架構設計：軟件可控的1:1:2/1:1:4頻率比架構；可自定義的Row、Column、Bank、Bank Group和Rank地址映射；硬件可配置和軟件可編程的QoS支持
- 初始化和訓練：支持上電后DRAM初始化；全頻率和全Rank訓練；Command Bus訓練；讀取門控訓練和跟蹤；寫入/讀取DQ訓練
- 性能優(yōu)化：5個時鐘周期的超低命令延遲（典型場景）；支持亂序命令執(zhí)行最大化SDRAM效率；可配置讀寫緩存（16-64個操作）
- 數(shù)據(jù)完整性與可靠性：端到端命令/地址/數(shù)據(jù)路徑奇偶校驗；Sideband ECC（64/8 SECDEC漢明碼）
- DFS功能：支持多達4個用戶自定義目標頻率；無需軟件參與的DFS執(zhí)行
- 電源管理：多種低功耗模式，SDRAM下電、門控時鐘、控制器低功耗運行
- 測試和調試：DRAM BIST（地址檢查、數(shù)據(jù)檢查、性能評估模式）；支持JTAG/IJTAG以及邊界掃描
滬公網(wǎng)安備31010402009389號