UniVista LPDDR5 IP包括LPDDR5內存控制器、物理層接口（PHY）和驗證平臺，采用優(yōu)化的設計架構，經過多種實際應用場景驗證和評估，可幫助芯片設計人員實現(xiàn)高達8533 Mbps的數(shù)據(jù)傳輸速率，支持單個最高32 Gb容量的內存顆粒，并集成ECC功能，解決移動設備、IoT、汽車電子等應用領域對高性能、低功耗和小尺寸內存方案的場景需求問題，可廣泛應用于移動設備、IoT和汽車電子SoC等多類芯片設計中，已實現(xiàn)在移動設備和IoT等領域的國內頭部IC企業(yè)中的成功部署應用。
產品特性
- 接口與兼容性：支持LPDDR4（最高4266 Mbps）和LPDDR5（最高8533 Mbps）；兼容DFI 5.1/5.0接口，LPDDR4支持1:2 DFI ，LPDDR5支持1:2/1:4 DFI
- 內存配置：支持1/2Rank，x8/x16；32位數(shù)據(jù)寬度，2個獨立通道（PHY）；16位數(shù)據(jù)寬度，1個通道
- 架構設計：軟件可控的1:1:2/1:1:4頻率比架構；可自定義的Row、Column、Bank、Bank Group和Rank地址映射；硬件可配置和軟件可編程的QoS支持
- 初始化和訓練：支持上電后DRAM初始化；全頻率和全Rank訓練；支持從工作頻率啟動
- 性能優(yōu)化：5個時鐘周期的超低命令延遲（典型場景）；支持亂序命令執(zhí)行最大化SDRAM效率；可配置讀寫緩存（16-64個操作）
- 數(shù)據(jù)完整性與可靠性：端到端命令/地址/數(shù)據(jù)路徑奇偶校驗；Inline ECC（64/8 SECDEC漢明碼）
- DFS功能：支持多達4個用戶自定義目標頻率；無需軟件參與的DFS執(zhí)行
- 電源管理：多種低功耗模式，SDRAM下電、門控時鐘、控制器低功耗運行
- 測試和調試：DRAM BIST（地址檢查、數(shù)據(jù)檢查、性能評估模式）；支持JTAG/IJTAG以及邊界掃描
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