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后摩爾時代先進封裝已然大行其道，尤其是以2.5D/3D為代表的先進封裝風頭正勁。據(jù)Yole Développement最新的數(shù)據(jù)顯示，2.5D/3D先進封裝市場將從2021年的67億美元增長到2027年的147億美元，年增長率高達14.34%。
談及這背后的驅(qū)動因素，在近日舉辦的ICCAD分論壇“EDA與IC設計創(chuàng)新”上，合見工軟封裝及系統(tǒng)級產(chǎn)品市場總監(jiān)戴維進行了《如何迎接2.5D/3D先進封裝時代所面臨的挑戰(zhàn)》的演講并提到，隨著先進工藝的進階，流片成本不斷走高，5nm芯片流片一次超過5億美元，7nm芯片也達2.88億美元，成本如此之高的原因在于良率太低。而提高良率和控制成本的方案之一就是使用2.5D/3D先進封裝。
先進封裝需要系統(tǒng)級協(xié)同設計工具
與之同時2.5D/3D先進封裝也為芯片設計帶來了諸多利好。
戴維闡述道，2.5D/3D先進封裝的利好在于：
- 一是可支持普通的MCM構(gòu)架，支持選擇不同的工藝節(jié)點，在一定程度上能夠降低對先進工藝管制的影響。
- 二是能夠降低制造費用和成本，合理地降低先進芯片的尺寸，能夠提升良率，降低成本。同時也可采用成熟制程，提升可靠性和良率。
- 三是支持設計復用，從而縮短開發(fā)周期，包括IP/Chiplet設計復用，可以有效提升設計的可靠性，并且可以緩解先進IC產(chǎn)能不足的問題，從而滿足上市的時間需求。
- 四是可以靈活多樣化地進行設計的組合，以滿足不同的市場需求。
因而，戴維總結(jié)，2.5D/3D先進封裝已成為一大趨勢。但他同時指出，對尚處于發(fā)展階段的先進封裝來說，先進封裝設計所面臨的挑戰(zhàn)亦不容忽視。
對此戴維具體分析到，這些挑戰(zhàn)涉及諸多方面，包括DIE TO DIE之間的復雜互連；MCM架構(gòu)設計之間的縱向連接正確性無法保證；供電系統(tǒng)的設計挑戰(zhàn)；互連模塊的面積、延時和功率開銷等問題。
同時，由于DIE TO DIE之間的高速接口定義受限，雖然并行接口之間傳輸距離短，但對走線資源要求很高，而采用串行接口，想要實現(xiàn)同等功耗下的總帶寬容易導致侵占IO區(qū)域。雖然UCle開始統(tǒng)一互連芯粒之間的接口定義，但PCIe/CXL的幀格式目前并不完善。此外，還涉及信號完整性、寄生參數(shù)抽取、熱和應力問題等諸多挑戰(zhàn)。
先進封裝設計反映到EDA工具使用層面來看則更是“碎片化”。戴維以AI芯片舉例說，通常一款AI芯片包含ASIC芯片，多顆HBM，部分信號通過Interposer進行橫向互連，部分信號縱向連通到Package（封裝）。ASIC設計采用IC后端的設計工具；HBM可能是通過IP設計或其他設計格式；Interposer則選擇IC后端設計或封裝設計工具；Package通常采用封裝設計工具，先進封裝設計流程中所涉及的設計需要使用不同類型、不同供應商的EDA工具。
“這帶來的問題是顯而易見的。每一個工具僅能保證單一的本身的設計是正確的，但如何能保證這些設計在封裝堆疊之后，系統(tǒng)設計仍是正確的？2.5D/3D先進封裝涉及IC設計、封裝和PCB設計，需要有一款系統(tǒng)級協(xié)同設計工具，對先進封裝所涉及的所有相關設計進行全面的分析，并確保設計與設計之間相關互連等信息的正確性，其中包括互連的管腳、IO、Bumping以及互連層、Net Name，設計的物理尺寸等信息都是不可或缺的。”戴維說道。
系統(tǒng)級協(xié)同設計工具的“局限性”
但從現(xiàn)有的系統(tǒng)級協(xié)同設計方案來看，達到上述需求或仍存在顯著的“差距”。
戴維介紹，在傳統(tǒng)系統(tǒng)級互連Sign-Off（簽核）之前，為確保物理連接的正確性，業(yè)內(nèi)比較常用的做法是采用工具從不同的設計文件中提取Net Name信息，然后對設計之間的Net Name進行Naming的查找比對。
這種方法帶來的隱患有很多，“一是缺乏互連的管腳位置信息，二是缺乏互連設計之間的層的對應信息，三是無法直觀快速定位出錯信息的位置，四是檢查效率與精度較低，五是難以檢查部分關鍵Net的Mapping情況。隨著設計規(guī)模越來越大，所需要檢查的信息越來越多，所要檢查的項目也越來越詳細，從而使得傳統(tǒng)檢查方式效率非常低下，而且容易出錯。”
并且，由于系統(tǒng)級設計是一個跨領域的設計，不同設計的數(shù)據(jù)格式不同，單位精度也不統(tǒng)一。這會導致設計數(shù)據(jù)的導入不完整，并且很難將不同的設計數(shù)據(jù)進行高效的整理和操作。
在先進封裝大行其道的時代，一款高效、直觀、簡潔的系統(tǒng)級協(xié)同設計工具已成為新的剛需。
作為一家自主創(chuàng)新的高性能工業(yè)軟件及解決方案提供商，合見工軟融合先進的軟件底層架構(gòu)及EDA行業(yè)先進封裝產(chǎn)業(yè)的實踐，推出了高效直觀簡潔的先進封裝系統(tǒng)級設計協(xié)同Sign-off工具 UniVista Integrator(UVI)以及UVI增強版。
UVI增強版大幅提升效率和精度
著眼于破解現(xiàn)有系統(tǒng)級協(xié)同設計工具的不足，UVI增強版進行了全面的革新。
合見工軟UVI增強版的優(yōu)勢體現(xiàn)于：
- 一是支持自動關聯(lián)不同領域的設計，基于圖形、物理層級、物理位置等數(shù)據(jù)信息創(chuàng)建系統(tǒng)級網(wǎng)絡連接檢查算法。
- 二是支持生產(chǎn)數(shù)據(jù)與設計數(shù)據(jù)的協(xié)同檢查及比對，合見工軟基于UVI產(chǎn)品的開發(fā)已申請了10多項發(fā)明專利，目前已有8個專利獲批。
- 三是支持在同一個設計界面集成多種相關設計數(shù)據(jù)，支持智能系統(tǒng)級設計互連即垂直方向的檢查(System-Level LVS)。
- 四是可簡捷靈活地對設計數(shù)據(jù)進行編輯操作，創(chuàng)建數(shù)據(jù)的連接關系，方便系統(tǒng)級互連檢查。
對于UVI增強版工具的使用，無論是哪種類型的封裝設計，當設計數(shù)據(jù)導入以后，選擇有匹配關系的Symbol進行匹配及物理位置、物理層的對齊，就完成了整個設計的關聯(lián)。
UVI支持橫向設計Symbol To Symbol Path Report，系統(tǒng)設計中任意兩個Symbol之間可通過指定Device建立通路，產(chǎn)生Net Mapping的關系?？v向的System Level LVS檢查設置，支持Area Mode & Position Mode模式，而且有多達9項的檢查項目，涉及Net mapping、Unmapping Pin、Interface Pin、Geometry Difference、Tolerance Distance、Contact Layer、Golden Validate，每一項都是系統(tǒng)級互連檢查中不可或缺的環(huán)節(jié)。
Net Mapping在設置的規(guī)則之內(nèi)，只要有管腳與其它的管腳接觸，就會自動產(chǎn)生不同設計之間的Net Mapping關系。
系統(tǒng)設計檢查中最擔心的是需要相連的管腳沒有連通，Unmapping Pin可助力快速的從幾十萬甚至上百萬個管腳中進行全覆蓋檢查。Interface Pin是對相連管腳的information和name check進行確認；Geometry Difference則是確認圖形、形狀、尺寸是否一致；Tolerance Distance可快速提供相連的兩個管腳之間中心點到中心點之間的距離是否在合理范圍之內(nèi)。Golden Validate則是做比對，進行快速查找，這樣垂直方向的所有檢查都完成了。Contact Layer則提供所有設計之間系統(tǒng)互連的信息匯總。
UVI增強版采用了業(yè)界首創(chuàng)的系統(tǒng)級網(wǎng)絡連接檢查技術，大幅提高了大規(guī)模2.5D/3D、先進封裝的設計效率，并能完成人工難以實現(xiàn)的多層、多形式的復雜堆疊設計。
UVI增強版完善了IC、封裝、PCB設計中高級封裝設計的簽收功能，支持全面的系統(tǒng)互連一致性檢查，表明軟件在仿真生產(chǎn)設計環(huán)境中的準確率和覆蓋率均達到100%。另外該版本將檢查效率提高了96倍，從原先的60萬個關鍵檢查的8分鐘提高到5秒。與此同時圖形顯示性能、效果和精度都有大幅提高。
目前UVI的增強版已經(jīng)被業(yè)內(nèi)很多客戶應用，通過了客戶大規(guī)模先進封裝（2.5D含多顆HBM）的實際設計數(shù)據(jù)考驗與檢測，已憑借其操作簡潔、運行穩(wěn)定、性能優(yōu)越等特點，得到了客戶的肯定與支持。
最后戴維還提到，UVI具有優(yōu)異的開放性、易用性、靈活性、可擴展性，可持續(xù)迭代升級。合見工軟也即將發(fā)布一個更新的版本，提供更多全新的系統(tǒng)級協(xié)同設計和檢查功能，以滿足更多先進封裝設計時代的需求。
關于合見工軟
上海合見工業(yè)軟件集團有限公司（簡稱“合見工軟”）作為自主創(chuàng)新的高性能工業(yè)軟件及解決方案提供商，以EDA（電子設計自動化，Electronic Design Automation）領域為首先突破方向，致力于幫助半導體芯片企業(yè)解決在創(chuàng)新與發(fā)展過程中所面臨的嚴峻挑戰(zhàn)和關鍵問題，并成為他們值得信賴的合作伙伴。
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