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在當今的生成式AI時代，大語言模型（LLM）也為EDA技術帶來了巨大機遇， 體現在芯片設計和驗證過程中，通過AI技術加持，未來有望實現用更少的時間完成芯片設計和驗證工作，從而大幅縮短芯片設計周期，加速產品上市。

近期，OpenAI的ChatGPT、谷歌的Gemini和GitHub的Copilot，已經展示了從自然語言描述或代碼框架中生成代碼的能力，這跨越了多種軟件編程語言，包括Python、JavaScript和C++。然而，在為IC設計生成Verilog RTL代碼時，這些大語言模型在語法和語義方面都面臨著高準確性的挑戰(zhàn)。

在5月11日的專題研討會《智能電路：利用人工智能實現高效的邏輯設計和驗證》中，賀培鑫博士發(fā)表了演講《如何提高通過大語言模型生成Verilog RTL代碼的準確性》。作為第一位演講嘉賓，賀培鑫提出通過LLM生成Verilog RTL代碼具有廣闊的發(fā)展前景，但面臨著諸多挑戰(zhàn)：開源Verilog代碼的數量較少，如何更有效地訓練EDA LLM？芯片成本很高，如何生成更準確的RTL代碼、減少bug？EDA LLM如何應對結果質量QoR (Quality of Result) 評估的挑戰(zhàn)？IC設計基本都是大項目，因此Verilog RTL的小模塊非常多，如何處理這么多模塊？硬件工程師數量少于軟件工程師，EDA LLM工具的商業(yè)模式如何做？

賀培鑫介紹了一種改進的LLM模型，能夠顯著提高生成Verilog RTL代碼的準確性。該模型還能夠與軟件仿真器、調試器等工具集成，更好地幫助IC設計師調試軟件仿真結果，比如AI可以生成簡單的或者通用的測試向量，用戶為了更好地驗證功能可以對生成的測試向量進行改進，隨后AI會在對應的階段自動調用軟件仿真器、調試器。該模型也能夠與邏輯綜合工具集成，預測面積、時序等，比如AI可以建議為某個時鐘加上時鐘門控 (clock gating) 來降低功耗。該模型通過500多個Verilog RTL代碼生成和補全的測試用例進行了準確性的實驗驗證。

合見工軟正在積極布局AI驅動EDA工具的進程中，該LLM引擎將與合見工軟的多款產品進行結合，促進下一代全新的EDA工具技術演進。賀培鑫表示，對于EDA公司來說，相信AI能夠大幅提升工作效率，但我們不應該擔心被AI取代，而應該擔心被會使用AI的人取代；對于芯片公司，也就是我們的客戶來說，敏捷高效的公司應該要充分利用AI。

在專家研討環(huán)節(jié)，針對“大模型時代，數字電路設計與驗證的挑戰(zhàn)與機遇”，賀培鑫表示在HPC、GPU、AUTO等應用領域，都需要用到大算力芯片，而芯片驗證是芯片設計過程中的關鍵環(huán)節(jié)，尤其在硬件仿真、原型驗證階段，如何為大芯片做設計分割、加快驗證時間等問題越來越復雜，相信隨著AI在EDA領域的不斷發(fā)展，未來AI能夠協(xié)助IC設計工程師更高效地完成驗證工作。當然，目前的LLM還做不到直接設計一塊芯片，但我們可以把設計流程拆分成若干階段，嘗試將任務分解給AI來做。

近年來，摩爾定律因為成本問題正在放緩，但高性能計算HPC的性能依然能夠做到指數級增長，這重點歸功于Chiplet技術的快速發(fā)展。根據market.us的數據分析，未來十年全球Chiplet市場的年復合增長率將達到42.5%，預計2033年市場規(guī)模將達到1070億美金。當前全球最先進的芯片都在使用Chiplet異構集成技術，如AMD MI300芯片使用了13個Chiplet，包括GPU、CPU、HBM3等。

在5月12日的Technical Session 15《Chiplet and 3DlC Revolution & High-Level Synthesis Frontier》中，賀培鑫博士發(fā)表了演講《芯粒探索器：通過自動化的解決方案空間探索，優(yōu)化多芯粒集成芯片》，提出Chiplet異構集成技術的發(fā)展在系統(tǒng)層面，對延續(xù)摩爾定律至關重要。然而，Chiplet也面臨著如性能優(yōu)化、能效、信號和電源完整性、熱管理、可測性設計（DFT）等方面的挑戰(zhàn)，這些也是Chiplet EDA設計工具需要做到的功能。

賀培鑫認為，設計Chiplet異構集成方案時，需要考慮四個關鍵維度。首先，該芯片需要用到多少個Chiplet？每個Chiplet中使用哪些邏輯功能模塊？完成功能定義后，要考慮每個Chiplet用什么工藝，成熟工藝還是先進工藝？確認工藝后，Chiplet之間用什么互連技術，如2D、2.5D、3D？用什么互連協(xié)議IP，如UCIe、HBM3？最后，如何在基板上布局Chiplet？

賀培鑫介紹了一種Chiplet設計自動化的創(chuàng)新方法，利用EDA工具和IP，幫助設計工程師在使用多個Chiplet異構集成芯片時，自動化生成Chiplet設計方案，更好地權衡PPA、制造工藝、成本等因素，從而發(fā)現利用多樣化Chiplet的更優(yōu)解決方案。該方法主要包括如下步驟：第一步，基于Chiplet參數、集成技術、IC的布局規(guī)劃、I/O布局、工藝設計套件PDK (Process Design Kit) 進行布局，這是自動化的IC級線長和密度驅動的布局。第二步，用戶選擇需要構成Chiplet的模塊，以及相應的PDK、集成方法。第三步，根據用戶的輸入，自動計算Chiplet的尺寸和位置，插入互連IP，通過物理實現工具估測面積、擁塞、時序和功耗，根據仿真結果判斷是否返回第二步。第四步，進行板級的布線、SI/PI仿真、熱仿真，根據仿真結果判斷是否返回第二步。

活動期間，合見工軟展臺也全程陪伴，展示了合見工軟的EDA多維演進戰(zhàn)略、全場景驗證硬件布局，駕馭“AI+Chiplet”對EDA的新挑戰(zhàn)，吸引眾多觀眾，引發(fā)熱烈的學術探討與產業(yè)交流。

合見工軟現已推出多款自主自研的EDA與IP產品，產品覆蓋全場景數字驗證硬件、虛擬原型驗證平臺、功能仿真、驗證管理及系統(tǒng)級原型驗證、IP驗證，及可測性設計DFT、電子系統(tǒng)板級和先進封裝設計研發(fā)管理，高速接口IP等。多產品線并行研發(fā)，構筑了“芯片-軟件-系統(tǒng)-應用”的芯片與整機系統(tǒng)聯(lián)動設計與產業(yè)生態(tài)，有力支撐中國芯片行業(yè)發(fā)展。產品面世以來，已經在高性能計算、5G通信、GPU、人工智能、汽車電子等國內頭部企業(yè)中成功部署應用，全面展示了合見工軟公司產品強大的技術實力與研發(fā)能力。

合見工軟的EDA與IP工具平臺包括：