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昆明湖是“香山”系列處理器的第三代架構(gòu)，面向服務(wù)器、數(shù)據(jù)中心等高性能計算場景設(shè)計，支持64核，性能對標(biāo)ARM Neoverse N2。通過全球首個開源大規(guī)模片上互聯(lián)網(wǎng)絡(luò)（NoC）IP溫榆河，支持12*12網(wǎng)格最大支持256個處理器互聯(lián)。李賢飛指出，昆明湖多核CPU架構(gòu)對于驗證提出多方面挑戰(zhàn)：

• 一是規(guī)模大：多核CPU系統(tǒng)包含復(fù)雜的總線、多級緩存和DDR4、UART等接口 ，邏輯規(guī)模遠(yuǎn)超單片F(xiàn)PGA容量。傳統(tǒng)FPGA平臺資源不足，且手動分割設(shè)計的方式困難且極易出錯，Porting周期極長。
• 二是性能要求高：目標(biāo)是在FPGA上實現(xiàn)足夠高的運行速度（最終目標(biāo)10MHz），從而運行操作系統(tǒng)并進行有意義的軟硬件協(xié)同驗證。
• 三是調(diào)試?yán)щy：需要保障16核緩存一致性、總線完整及高負(fù)載下調(diào)度優(yōu)化。同時，需要快速定位和復(fù)現(xiàn)因跨核交互、緩存一致性等引起的深層次Bug。缺乏專用調(diào)試工具，問題定位慢。

“與合見工軟合作之前，香山系列多核CPU驗證亟須大規(guī)模FPGA平臺與自動化工具鏈。”李賢飛說。正是在這樣的挑戰(zhàn)之下，促成與合見工軟展開合作。繼雙方2024年“香山”第二代南湖架構(gòu)驗證項目后的技術(shù)成果發(fā)布之后，如今第三代昆明湖架構(gòu)合作成果的發(fā)布標(biāo)志著雙方攜手探索大型處理器驗證技術(shù)突破的再次升級。

據(jù)曹夢俠介紹，在“香山”第二代“南湖”及第三代“昆明湖”處理器開發(fā)和軟件生態(tài)系統(tǒng)優(yōu)化中，成功應(yīng)用了合見工軟的全場景驗證硬件系統(tǒng)UniVista Unified Verification Hardware System（簡稱“UVHS”），顯著提升了開發(fā)效率。

合見工軟UVHS硬件驗證平臺的優(yōu)勢體現(xiàn)在如下方面：

• 高性能與大容量：UVHS作為一款商用級全場景驗證硬件系統(tǒng)，具備高性能和大容量的特點，能夠滿足大規(guī)模ASIC/SOC軟硬件驗證的需求。
• 智能化自動分割技術(shù)：該技術(shù)可將大型系統(tǒng)快速編譯移植，將多核設(shè)計分割到多片F(xiàn)PGA上，自動化程度高，簡化了工程師的手動工作，提高了驗證效率。
• 自動化的代碼移植和編譯全流程：最大化減少用戶從ASIC代碼移植到FPGA工程的人力成本，提供從RTL到Bitfile的自動化流程。
• 高運行性能：基于Xilinx新型FPGA平臺，UVHS的全局時序驅(qū)動智能自動分割技術(shù)可顯著提升運行性能，縮短軟件運行時間，優(yōu)化軟件開發(fā)項目周期。
• 大規(guī)模系統(tǒng)級聯(lián)能力：支持大系統(tǒng)級聯(lián)，最多可級聯(lián)上百億邏輯門規(guī)模，已成功部署實現(xiàn)最大160片VU19P FPGA的級聯(lián)，為RISC-V大型系統(tǒng)擴展提供可靠技術(shù)支撐。
• 豐富的接口和存儲模型：提供PCIe Gen5、MIPI CSI2/DSI2、Ethernet 1G-800G等多種高速接口，以及DDR5、DDR4、LPDDR5、LPDDR4、HBM3等存儲模型，幫助用戶快速搭建完整驗證場景。
• 強大的調(diào)試功能：支持UHD無限深度波形調(diào)試、觸發(fā)、異步寄存器讀回等功能，類似仿真方式的波形調(diào)試功能，顯著提高調(diào)試效率和問題定位能力。

其中，UVHS Compiler的智能化自動分割技術(shù)發(fā)揮了關(guān)鍵作用。

“香山”處理器的靈活擴展性需要將大的多核設(shè)計能夠分割到多片F(xiàn)PGA上。UVHS Compiler的智能自動分割技術(shù)將整個過程完全自動化，同時其強大的時鐘轉(zhuǎn)換引擎可自動處理設(shè)計內(nèi)多路異步時鐘，大幅簡化了工程師的手動工作，更容易將為ASIC設(shè)計的RISC-V RTL代碼快速遷移到FPGA平臺，“香山”的雙核RTL代碼導(dǎo)入時僅用不到一周時間即實現(xiàn)了UVHS上的Linux OS啟動。

基于昆明湖多核CPU驗證項目的經(jīng)驗總結(jié)，合見工軟提出了“四步走”的系統(tǒng)化多核處理器 FPGA驗證方法論，涵蓋從設(shè)計移植到系統(tǒng)調(diào)試的完整流程，為RISC-V多核驗證提供了標(biāo)準(zhǔn)化路徑：

• 1-設(shè)計移植與適配 (Porting): 建立了ASIC-to-FPGA的自動化適配流程，包括時鐘樹、存儲模型、接口IP轉(zhuǎn)換的標(biāo)準(zhǔn)化處理方法。
• 2-編譯迭代效率與資源優(yōu)化使用的最大化平衡：向大規(guī)模設(shè)計，在資源占用率與高效率編譯迭代之間動態(tài)取舍，尋找最大化的收益平衡點。
• 3-漸進式啟動策略 (Bring-up): 創(chuàng)新提出了核數(shù)逐步擴展的驗證策略，結(jié)合單核到多核的系統(tǒng)復(fù)雜度梯度，有效降低了系統(tǒng)調(diào)試難度。
• 4-軟硬協(xié)同調(diào)試技術(shù) (Debug): 基于硬件仿真與后門加載技術(shù)的協(xié)同調(diào)試方案，精準(zhǔn)解決系統(tǒng)啟動故障，并實現(xiàn)內(nèi)核加載速度量級突破。

在合見工軟UVHS硬件平臺的強大助力下，該項目產(chǎn)生三方面成果：

• 一是實現(xiàn)多版本全自動化編譯流程：在項目初期移植階段做完基礎(chǔ)的移植工作后，后續(xù)的編譯流程由UVHS工具自動化完成，包括時鐘轉(zhuǎn)換、自動分割、TDM IP綁定等關(guān)鍵工作。后續(xù)設(shè)計進版迭代，復(fù)用前套的自動化流程，省掉很多額外工作。
• 二是性能目標(biāo)全面達成：

不僅如此，合見工軟新技術(shù)-自研FPGA綜合器UVSyn，對比FPGA自帶綜合器實現(xiàn)了多項指標(biāo)提升，帶來了資源優(yōu)化、性能提升、編譯效率提升。

• 資源優(yōu)化：LUT總量從4840萬降低到4264萬，節(jié)省11.9%關(guān)鍵資源，使設(shè)計布局更加靈活。
• 性能提升：時鐘頻率從8.8 MHz提升至10.2 MHz，增加15.0%，成功突破項目目標(biāo)。
• 編譯效率提升：編譯時間從41小時縮短至35小時，效率提升14.6%。